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→[原创]一段cpld的程序不明白,望大家帮忙解释一下![5460wjh]

 *第35812篇: [原创]一段cpld的程序不明白,望大家帮忙解释一下!

  
楼 主:5460wjh 2005年11月16日21:28
 [原创]一段cpld的程序不明白,望大家帮忙解释一下!
reg count[31:0]
always @(posedge clock)
  count=count+1;
case (count[14:13])               //?
{2`h00:dis_data=4`b0001;
 2`h01:dis_data=4`b0010;
 2`h02:dis_data=4`b0100;
 2`h03:dis_data=4`b0110;
}
这是verilog HDL语言程序希望大侠帮我解释一下第4行的count[14:13]表达的是什么意思?谢谢!
  
2楼:sixther6 2005年11月22日16:54
 就是count这个word的bit13~
就是count这个word的bit13~bit14
  
3楼:pbc8272 2005年11月23日14:56
 我也有一点不明白//
关于CPLD时延的问题

`timescale 10ns/10ns

........

assign #50 clk=~clk;

........

为什么综合的时候会提示:WARNING:Xst:916 - lcd1119.v line 49: Delay is ignored for synthesis.

#50的延时究竟与什么有关?请高手赐教//

  
4楼:pbc8272 2005年11月23日14:59
 还有一点不明白,望高手赐教//

还有我买了一本  Verilog HDL语言程序设计与应用 王伟 编著. 书中有介绍wait语句的,但是我在ISE中使用时却提示不支持wait语句, ERROR:Xst:850 - lcd1119.v line 42: Unsupported Wait Statement. 不知道是为什么?  

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