楼 主:sz20120406 2012年4月11日13:00

 多目标信号间高精度高可靠性延时的设计与实现
多目标信号间高精度高可靠性延时的设计与实现
多目标信号各目标回波之间的距离体现在回波之间的时延上，多目标信号产生器的各回波之间的时延由FPGA产生。DSP将计算出的回波信号数据存储在双口RAM中，然后由双DA读出数据进行数模转换输出模拟的回波信号。FPGA需要为数据转换提供时序控制信号、读数据时的地址信号及双DA的转换时钟信号等；将时钟信号经过FPGA进行精确的延时，延时后的信号作为双口RAM读出数据时地址发生器的时钟信号，将延时后的信号与DSP提供给双DA的初始化信号相与后提供给双DA作为数据转换时钟。
产生各目标回波间时延有多种方法，如采用分立元件实现，但这种方法存在电路复杂、可靠性差等缺点。本文采用FPGA器件实现回波间高精度的延时具有电路简单、功能强、修改方便和可靠性高等优点。VIRTEX-II系列FPGA器件有4～12个数字时钟管理器DCM，每个DCM都提供了应用范围广、功能强大的时钟管理功能。如时钟去时滞、频率合成及移相等。它利用延时锁定环DLL，消除时钟焊盘和内部时钟引脚间的摆动，同时它还提供多种时钟控制技术，实现时钟周期内任意位置的精确相位控制，非常适合时序微调应用，对设置和保持时序对准非常关键。 
    DCM相移具有可变相移和固定相移两种模式。设计中，由于延时量由用户外部输入提供，故采用可变相移模式。在可变相移模式中，用户可以动态地反复将相位向前或向后移动输入时钟周期的1／256。可变相移模式中，相移控制针如表1所示。当PSEN信号有效，则相移值可以由与相移时钟PSCLK同步的PSINCDEC信号决定动态地增加或减少，本设计中相移时钟由输入时钟提供。PSDONE输出信号与相移时钟同步，它输出一个相移时钟周期的高电平表示相移已经完成，同时表示一个新的相移可以开始。输入时钟经过DCM移相电路移相后，得到所需延时之后的时钟输出。将该输出时钟作为双口RAM读出数据时地址发生器•的触发时钟及双DA进行数据转换的时钟输入，便可以实现回波信号的精确延时。 

表1 相移控制针 
控制针         方 向         功 能 
PSINCDEC         输入         相增加或者减少 
PSEN         输入         使能加减相移 
PSCLK         输入         相移时钟 
PSDONE         输出         移相完成后使能 
   如前所述，毫米波多目标信号产生的关键是实现回波信号之间极高的距离分辨率。本文采用FPGA提供精确时延实现多目标信号产生的方法，为系统调试提供了极为有效的手段。设计采用自顶向下的设计方法，采用硬件描述语言VHDL完成DCM移相、状态机控制及参数输入三大功能模块的设计输入。DCM的相移模式为可变相移模式。根据用户输入的所需延时量，在-64~+64之间取一个整数相移值，通过时钟选择器选择用CLK0、CLKl80实现0~10ns的多种时延。 
    DCM工作在可变相移模式，因此对其移相操作的控制相对复杂。数字电路常用的控制单元有状态机及时序电路、状态机实现控制等优化设计。采用状态机编辑器，用户不用自己写HDL代码，只要输入功能块的状态机图表描述，编辑器就可以自动生成与此描述相对应的HDL代码，使设计变得异常灵活方便。状态机的主要功能是产生DCM的PSEN输人信号，控制DCM的相移操作，同时给出相移完成提示信号PSSUCCEED。 

 
状态机如图2所示，共有6个状态。本系统状态转移与输入时钟同步。在系统复位后，状态机进入初始状态状态1，用户输入所需要的相移量，给出开始相移信号后，状态机接收到DCM锁定及开始相移信号，便检测输入的相移量是否为0。如果为0，状态机直接进入末状态；如果相移量不为0，则进入状态2，并对PSEN赋一个相移时钟周期的高电平，使DCM进行一次相移；当相移时钟上升延到达，则无条件转入状态3，直到DCM的PSDONE输出变为1，状态3进入状态4，并再给PSEN赋一个相移时钟周期的高电平。相移时钟上升延到达后，状态4五条件转入状态5；如果相移未达到所需要的值，则状态5进人状态2，直到相移值达到所需的值后，状态5进入末状态6，PSSUCCEED输出变为高电平。
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