module fsoc(rst,clk,fout);
input rst,clk;
output fout;

reg [2:0] cnt;

always @(posedge clk)
begin
      if (rst==1)
      cnt  <=3'h0;
      else if (cnt  <(2048/192) cnt  <=cnt+1'b1;
      else cnt  <=3'h0;
end
endmodule