源程序如下: module test(A,B,C,D,out); input A,B,C,D; output out; reg out;
initial begin out = 0; end
always @(A or B or C or D) begin out = ~out; end endmodule
不知道是哪里出的问题,在项目中要这么一个简单的逻辑,时间紧,以前又没学过,还请各位指正。