请教关于fpga/cpld综合问题我用fpga express综合我所设计的一个很简单的电路模块,在选择目标器件的时候,倘若我选择xilinx的fpga器件,比如spartan,就会出现如下错误提示
Error: Sequential mapping has detected that the cell '/shiftone-1-Optimized/d_re
g <5> ' uses both the asynchronous 'set' and 'clear' pins. The target architectu
re does not support both on the same sequential device. (FPGA-SEQMAP-2)
如果我选择xilinx的cpld器件,比如xc9500,就完全可以通过,一点问题都没有。
请问在选fpga器件的时候的错误到底该如何处理,该从哪些方面去改设计?
为什么选cpld又没有问题呢?是因为fpga和cpld器件内部结构所造成的吗?
谢谢