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→请教:cpld双向口的三态问题[尘埃灰灰]
*第24861篇: 请教:cpld双向口的三态问题
楼 主:
尘埃灰灰
2004年8月18日21:32
请教:cpld双向口的三态问题
最近做cpld的程序时候遇到双向口的问题。对于双向口该如何的使用不甚了解。
程序老是出错
哪位大侠可以指点一下,有没有相关的较为具体的文档
谢过了
第
2
楼:
jessesung
2004年8月19日09:35
双向端口,实际上就是三态门,通过一个使能
双向端口,实际上就是三态门,通过一个使能信号来控制三态门打开还是关闭,当打开时将内部的数据送出去,关闭时读取外部送进来的数据!
verilog里面
reg inter_data;
inout data_bus;
wire enable;
assign data_bus = (enable) ? inter_data : 1'bz;
第
3
楼:
尘埃灰灰
2004年8月20日11:24
谢谢回复
在vhdl语言描述中,不能对
谢谢回复
在vhdl语言描述中,不能对双向口直接赋值,需加入两个信号(signal)连接
那什么时候应对信号赋高阻(Z)
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关于JTAG仿真器
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关于verilog HDL,我用MAXPULS10.0仿真,但是很多不支持