楼 主:shess 2004年8月16日15:23

 问个Verilog的问题？
刚学习用hdl turbo writer时间不长，呵呵，工具还不怎么会用，问个弱问题，不吝赐教丫！
我知道用vhdl编程时有use library，可以调用一些库函数。但是用verilog的话，怎样调用一些基本模块呢？不知道我说的是不是清楚？比如我想调用一个256×8的ram。用verilog怎么办呢？

  
第2楼:dabendan 2004年8月16日17:54

 书上有说，我也刚学，好象C语言样，用`i
书上有说，我也刚学，好象C语言样，用`include

  
第3楼:shess 2004年8月17日10:16

 谢谢你给我回帖，但是'include 什
谢谢你给我回帖，但是'include 什么呢？像VHDL有USE library IEEE1641（呵呵，好像是，对VHDL不熟）重点是在哪里可以找到这些基本的模块的Verilog代码。我昨天在网上找了一下，只是发现MAXPLUS2里的max2work文件夹里有几个常用模块的Verilog代码。但好少丫！在网上查，得出的结论更让人郁闷！找到了几个原代码但非常复杂，带头文件那种，俺C学的不好，看得一头雾水。

其实没有库包也无所谓，关键我想找一些编译下载通过的Verilog程序看看，好知道编程的时候的一些问题和技巧。能提供一个具体功能的完整的系统实现更好。现在编程遇到很多问题都不是很清楚，也许俺的想法有些偷懒的因素在，但真心希望得到高手的指点。俺的QQ号是195379835。和俺联系丫！！！

  
第4楼:jessesung 2004年8月19日09:40

 使用‘include 把你的ram模块包
使用‘include 把你的ram模块包含进来，然后用instance的方法（类似vhdl的component)进行结构上的连接，就可以了