楼 主:explore 2002年1月15日17:10

 硬件:请教老古：CPLD设计问题？
我用CPLD进行逻辑设计时，也用了10个寄存器，但编译时，我发现每个寄存器(每个寄存器
是通过8个DFFE构成的）都要占用8个LCELL(即宏单元),这样的话10个寄存器就要占用80个
LCELL，而你却只用了67个
LCELL，请教老古：1.你是怎样使LCELL的占用量减小的？2.怎样使寄存器不占用LCELL？
3.如果你根本就没用上用DFFE做成的寄存器，那你的寄存器是怎么做成的？

  
第2楼:老古 2002年1月15日19:21

 答：
每个寄存器是要用8个lcell，但是如果1个寄存器（8个位），8个位如果没有全部用到的
话，软件会优化掉一些没有用到的。
我的一些寄存器是只读的，没有锁存的功能，没有锁存功能的会少占用一些lcell。

  
第3楼:explore 2002年1月16日09:10

 老古指点：
 1.没有锁存功能的寄存器你是怎样定义它的？2.另外我发现每个双向i/o端口和输出端口也
都要占用一个LCELL,这样的话光AD[31..0]和P0[7..0]就要占用40个LCELL,是这样的么？
如是的话，我估计所用的LCELL还是要超过67个，如不是的话，应该怎样处理？
 恳求老古指点。

  
第4楼:老古 2002年1月16日12:34

 没有锁存功能的寄存器只使用tri连接，不用dffe。是要占用40个lcell。要看最后的编译结果才知道是否超过。另外如果让软件自己分配引脚的话，一般会少占一些lcell。