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楼 主:
初学者:请问一下，1。用Altera语言怎样辩别时钟的上升沿？2.能不能附带一下Altera语句？
VHDL里用以下语句!--CLK :IN STD_LOGIC;--定义你的输入时钟
IF (CLK'EVENT AND CLK = '1') THEN
--你的程序
END IF;
谢谢兄台，不过我想知道在Altera里如何写，望指点？
上面的示例还不够清晰？给段完整的给你看看这是我拿来玩的24位二极管显示计数器程序：
-- MAX+plus II VHDL Template
-- Clearable loadable enablable counter
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY E1504 IS
PORT
(
clk : IN STD_LOGIC;
QA,QB,QC : OUT INTEGER RANGE 0 TO 255
);
END E1504;
ARCHITECTURE a OF E1504 IS
SIGNAL Cnt : INTEGER RANGE 0 TO 255;
SIGNAL Cnt1 : INTEGER RANGE 0 TO 255;
SIGNAL Cnt2 : INTEGER RANGE 0 TO 255;
SIGNAL Cnt3 : INTEGER RANGE 0 TO 255;
BEGIN
PROCESS (clk)
BEGIN
if (clk'event AND clk = '1') then -- It's CLOCK
if Cnt = 255 then
Cnt <= 0;
if Cnt1 = 255 then
Cnt1 <=0;
if Cnt2 = 255 then
Cnt2 <=0;
if Cnt3 = 255 then
Cnt3 <= 0;
else
Cnt3 <= Cnt3+1;
end if;
else
Cnt2 <= Cnt2 + 1;
end if;
else
Cnt1 <= Cnt1 + 1;
end if;
else
Cnt <= Cnt + 1;
end if;
end if;
QA <= Cnt1;
QB <= Cnt2;
QC <= Cnt3;
END PROCESS;
END a;