楼 主:houshaosen 2003年12月7日17:48

 关于计数器进位问题[讨论]
在用vhdl语言的十进制（假设是4位）频率计（计数器也一样）设计上，有些教材的例题设计为当计数值为9时即向高位进位。我觉得这极为不妥。显然，假设我给计数器一个159的频率信号，那么当计数器计数到159时，波形仿真图上会显示169，当计数到xx9时都会显示x（x+1）9。有兴趣的话可以试一下。
    正确地方法应该是在计数器每位为0时进位，同时控制计数器（或频率计）当0之前不是9时不进位。而且考虑到使能以及控制信号的可能影响。
    请大家对这个问题发表一下自己的 见解！