楼 主:lhwlaogubbs 2003年7月22日16:54

 请教老古:关于您的PCI开发板
在你的PCI开发板的CPLD的设计里,IRDY#信号是用一个叫做ONECLOCK的模块产生的,但他只能保持有效一个时钟.而在PCI SPECIFICATION(REVISION2.1)中有一句这样的话:"Once a master has asserted IRDY#, it cannot change IRDY# or FRAME# until the current data phase completes regardless of the state of TRDY#."

所以我担心,万一一个时钟过后DATA PHASE还没有完成,怎么办呢?  请您指教一下,我的担心是不是多余的.谢谢.

  
第2楼:lhwlaogubbs 2003年7月22日16:59

 这句话在PCI SEPC 2.1版的第42页第一行

  
第3楼:老古 2003年7月24日21:41

 因为只有一个pci卡，没有影响的。