楼 主:xufeng5581 2003年6月26日17:04

 VHDL vs Verilog HDL我该如何选择?
硬件描述语言的诞生及电子设计自动化工具的发展早在1970年代末期至1980年代初，美国国防部（The United States Department of Defense），为方便管理有关武器承包商的电子电路技术文件，使其遵循统一的设计描述接口，以便在将来若有新技术推出后，仍能重复再使用（reuse）原设计，因而发展了名为VHSIC（Very High Speed Integrated Circuit） 的计划。最初，其目的是希望能制定一个标准的文件格式（format）及语法（syntax），而各武器承包商及其分包商，均须遵循此一标准语法格式，描述其设计之电路。然而，它的最终的目的－恰如其名：VHSIC，却是希望能藉此刺激，创造出下一世代高速集成电路的设计接口，以期能突破各种大规模集成电路在设计上的不便。 计划初期的成果令人雀跃；可惜的是，由于当时的文件格式，仅能以gate level的方式描述电路，一旦面对数万逻辑闸以上的设计时 ，那实在是极其复杂且非常具挑战性的苦差事；事实上，这可能比用徒手直接绘制电路图，还要令人头疼。于是，一种改良的电路描述方式－“VHSIC硬件描述语言”（VHSIC Hardware Description Language）便在1982年正式诞生；这也就是习称的VHDL。其后，并于1986被「国际电机电子工程协会」（International Electrical & Electronic Engineering , IEEE）收纳为其标准之一；文件编号为IEEE standard 1076。在此同时，一家名为Gateway Design Automation的公司，亦于1984发表了一种相似于VHDL的硬件描述语言－Verilog HDL。不同于VHDL的是，Verilog HDL在发展之初，便是企图能以程序语言接口（Programming Language Interface, PLI）为基础，创造一个以计算机辅助设计为导向的自动化电路设计环境 ；基于此一原则，Verilog便被设计成一种语法极具亲和力的硬件描述语言。先前提及，由于美国国防部在发展VHDL语言之初，主要的目的只是希望制定一个设计标准，以便将来若有新技术推出后，仍能重复再使用（reuse）原设计。由于其牵涉到国防大计，想当然尔，其语法的制定便须尽可能地严谨；不幸的是，这个优点却成为往后推展VHDL语言时的致命伤。以软件的程序语言来比较，VHDL的语法即有如PASCAL般的严谨；反之，Verilog的语法却与当时流行的C语言极为类似（事实上，Verilog大部分语法的制定，其灵感便是来自于C语言）。所以，虽然Verilog在发表的时程上，比VHDL晚了近两年，但是当时Verilog受欢迎的程度却远超过VHDL。
Verilog成功的原因，并不单纯只因它那具亲和力的语法；基本上，商业上的应用才是它致胜的关键。。原本Gateway本身便是以提供EDA工具为主业，它们非常了解当时ASIC晶圆厂（Application Specific Integrated Circuit Foundry）的需求－一套功能强大的电路仿真器（Simulator），足以用来验证庞大且复杂的数字电路；而Gateway的Verilog仿真器－Verilog-XL，做到了这一点。
Verilog仿真器提供了使用者一个非常具有弹性的仿真环境；使用它，工程师便可如同撰写软件般，以程序语言的方式，描述数字电路内部的电气行为、架构、功能及各种输出入的状态。晶圆厂利用它程序语言接口的特点，建立了本身专属的组件模型（primitive model）；这套模型不但可作为厂内ASIC模拟验收（sign-off）之用，并可提供这些模型给客户，作为设计时的模拟参考。直到目前为止，虽然VHDL仿真器已逐渐成为另一个主流 ，但仍有许多专门从事ASIC代工的老字号晶圆厂，只提供Verilog的组件模型。
使用Verilog仿真器的客户利用计算机仿真，便可由终端机得知其设计的ASIC是否符合规格 ，免除许多实际电路板上的验证工作，因而大幅地减少产品的面市时间（time-to-market） 。这使得拥有Verilog组件模型的晶圆厂，在市场上占有更大的优势利基（niche）；于是整个ASIC设计产业逐渐向Verilog仿真器靠拢，而Verilog HDL亦因此成为了工业界的标准。
有人说：科学是懒人发明的工具，一点也没有错；1987年，当Synopsys发表了第一个以Verilog HDL为接口的数字电路合成器（digital circuit synthesizer）之后，数字电路设计正式进入了一个新的里程碑；利用Verilog电路合成器，数字电路设计变得更有效率。以往在模拟过后，工程师需要以徒手的方式，将Verilog HDL描述的设计，转换为get-level的电路网络图（net-list）；但是Verilog电路合成器却可以自动地完成这件繁琐并且恼人的工作。
一路走来，Verilog似乎占尽了天时地利人和 ，并取得了绝对领先的地位，其实不然。首先，Verilog具有先天上语法不够严谨的缺陷，因此，并不受以行事严谨著称的欧洲市场青睐；其次，这广大的ASIC EDA市场，又岂只这少数几家公司可垄断。于是，VHDL便背负了这些期望，夹着IEEE standard的声望，对Verilog展开了绝地大反攻；经过多番努力与推广，各种支持VHDL语法的EDA工具越来越多，VHDL因而逐渐取得竞争优势。为巩固市场占有率上领先的地位，各家Verilog EDA工具的供货商，无不尽全力促使Verilog成为IEEE标准。终于在1995年，Verilog正式成为IEEE标准的一员；文件编号为IEEE standard 1364。

感想
1.Verilog 软件语法类似于C,俱备基础软件的工程师易入门及理解,产品开发周期短
2.Vhdl 软件语法严谨,适合较严谨的开发环境使用,例如国防工业,但产品开发周期需较长时间
3.精其一而了然其二，如此，不论面对的是习惯何种语言的工作伙伴，您都可以合作愉快、事半功倍。