楼 主:luor 2003年6月24日19:19

 大家好！问一个关于74LS165的问题！[求助]
用2051的P3.0作数据，P3.1做时钟，P3.2做PL,与74LS165通讯。其中时钟与PL在与165连接前经过了74LS14的整形，因为传输线较长，每级约1米，并且级联了5个165。先调试与CPU相连的第一个165，165的输入用10K和1.1K电阻分压产生，其中10K为上拉电阻，并且，在两个电阻间加入开关，以产生逻辑的变化。发现，如果其他输入脚为逻辑1（约4.93V），而13脚（对应D2位）为逻辑0（约0.77V），在传送到仿真器的存储区中，却变成了D0位为0，其他位为1。已经将165的串行输入对地短路。而且，随意将8个输入设成不同的逻辑值，结果也对不上，但是，逻辑0、1的个数却与输入相同，只是换位了，好像没有什么规律。我用的是仙童的165。不知我表述的是否清楚！有没有什么测试的办法，找到这是什么原因造成的！谢谢！

  
第2楼:红心J 2003年6月24日20:34

 （1）加大驱动能力
（2）降低时钟速率
（1）加大驱动能力
（2）降低时钟速率
（3）注意传输线反射（匹配电阻）