楼 主:皓月当空 2003年5月7日23:25

 求助！！
我使用max+plusII中的LPM_LATCH来完成每32个CLK锁存一个信号。但是仿真的时候出现了这样的情况：（比如输入是第一个32个CLK是10，第二个是20，0。1us一个CLK）
       当我的GATE信号是准确的在CLK边沿出现上升沿的话（比如在3。2us），则输出是那从3。2us到6。4us是10，6。4us到9。6us是20。
       但是如果我的GATE信号不是准确的出现在CLK边沿的话（比如出现在3。2111us），那结果就会出现很多毛刺，仿真现象是一条密集的黑色的。
       请问为什么会出现这样的现象。如何解决呢？