art6158 

 有没有用过QUARTUSⅡ的大大请教个问题
我在QUARTUSⅡ(Web版)中新建个项目，项目名和top-level design name 都为tt,然后新建了一个为tt.v的verilog HDL文件，内容为
   module dff(data,clk,q);
       input data,clk;
       output q;
       reg     q;
      always @ ( posedge clk)
         q = data;
  endmodule
然后按start compilation结果出现如下错误，
Error:Top-level design entity "tt"is undefined；请问这是什么原因，试过好多次都有这个问题，编译不下去，请教各位大大，谢谢，在线等！！

发表时间:2006年7月7日14:21:14