dirty 

 硬件:求救
我用Altera_Cpld作了一个186（主CPU)控制sdram的控制接口，发现个问题：
要使得sdram读写正确，必须把186（主CPU)的clk送给sdram，而不能把clk经cpld的延时送
给sdram。
两者相差仅仅4ns。而时序通过逻辑分析仪测试没有问题。（看起来，经过延时的clk比不延
时的更好）

程序方面应该没有问题，因为该程序在xilinx器件上没有问题。

望各位高手指点一二。谢谢！！！！！！！！！！！！！！！！

发表时间:2002年7月8日19:52:00