verilogxu 

 高手帮忙[原创]
请问,如果时钟边沿变化太缓,在FPGA里面有那些方法可以对其进行整形.
还有,用VERILOG语言,能够写出一个时钟上升边沿变化很缓慢的测试时钟信号吗?

请问有没有经典任意倍频设计,任意分频设计代码,有的话能提供一份给我学习一下,谢谢

发表时间:2004年12月8日21:40:15