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* 64138: 请教vhdl问题
mateng
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请教vhdl问题
library IEEE;
use IEEE.std_logic_1164.all;
entity dou is
port (
din: in STD_LOGIC;
clk: in STD_LOGIC;
dout: out STD_LOGIC
);
end dou;
architecture dou_arch of dou is
signal x,y:std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then
x <=din;
y <=x;
end if;
dout <=x and (not y);
end process;
end dou_arch;
请问 x <=din;
y <=x;
是并行执行还是顺序执行？
发表时间:2004年10月11日11:13:14
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