我用synplify 综合的verilog 文件，生成*.e

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* 60825: 我用synplify 综合的verilog 文件，生成*.edf工业标准文件

我用synplify 综合的verilog 文件，生成*.edf工业标准文件
我用synplify 综合的verilog 文件，生成*.edf工业标准文件，但调到maxpuls中编译不通过，错误信息：cann't find design file "carry_sum".请教这是何原因？
谢谢！

发表时间:2004年8月21日9:56:16

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