sz20120406 

 FPGA的新型谐波分析仪设计
FPGA的新型谐波分析仪设计
该单元实际包含两大部分，即采样控制逻辑部分和FFT运算部分。采样逻辑部分负责MAX125的读数据逻辑控制。FFT运算部分包括FFT控制逻辑、采样数据缓存、FFT处理核与结果存储FIFO。从IDT72V845输出的14位采样数据，首先暂存于采样数据缓存中；然后FFT处理核从该缓存中读取数据进行处理；处理完毕的数据存放于结果FIFO中；FFT控制逻辑单元向Nios处理器申请中断，Nios处理器响应应该中断向FFT控制逻辑单元发送读信号；然后从结果FIFO读取分析结果。 以往FFT设计中，往往使用定点数。因为使用定点数时，系统结构相对简单、运算速度快，但精度不高。在FPGA中使用浮点数时，系统相对设计复杂，但精度高。基于本系统对精度的苛刻要求，故采用浮点数进行FFT的硬件算术实现。FFT处理核采用先进的多层并行流水线技术，可以在1ms内完成8路256点的FFT运算。该单元实际相当于一个基于标准单精度浮点数的FFT变换协处理器，提供了简单可靠的接口以连接采样单元和处理器，并能独立进行FFT处理。 显示单元为一块普通点阵LCD显示屏，可以显示各种谐波分析的数据和简单波形。该LCD显示屏由处理器直接控制。 网络接口单元是由1块MAX485芯片和1块RealTek8019以太网接口芯片构成。MAX485芯片提供了标准的RS485接口，其通信协议为标准IEC4000-5-104规约，该规约为IEC规定的标准电力系统通信规约。通过处理器的系统软件实现，可以直接传送分析结果数据给上层使用同样规约的第三方综合自动化站或监控系统。RealTek8019是一块全双工以太网接口芯片，该芯片实现了RFC 1600规范中要求的物理层，提供了标准的以太网接口，其通信协议为标准的TCP/IP协议，通过处理器的软件实现。 控制单元核心为使用FPGA实现的处理器Nios。Nios是Altera公司提供的基于Harvard结构的RISC通用处理器IP Core，目前最新版本为3.0，有16位和32位两个版本。两个版本均使用16位的RISC指令集，差别主要于系统总线带宽。在系统开发中使用Nios，可以根据需要自行配置处理器数目可多达512个。开发者可在FPGA容量允许范围内，自由配置处理器的Cache大小、指令集ROM大小、片内RAM和ROM大小、I/O引脚数目和类型、中断引脚数目、定时器数目、通用串口数目、扩展地址和数据引脚等处理器的性能指标，而且可以在处理器ALU中直接加入自行定义的数字逻辑，并添加自行定义的处理器指令。可见，使用Nios具有极大灵活性和很高的处理效率。使用Altera公司推出的SOPC Builder开发工具，开发者可以快速开发出满足设计需要的处理器。该开发工具支持C、C++语言，并提供了常用的功能类库。开发者可以直接使用C、C++语言进行系统软件开发，然后在线调试自行设计的Nios处理器和软件。当软件达到设计要求时，可通过该工具将执行代码转换成Flash文件格式或HEX文件下载到启动Flash或FPGA器件中，使所设计的系统可独立运行。本系统使用的Nios为32位版本，约使用了2093个逻辑单元，具有64KB ROM和4KB RAM，工作在50MHz频率。设计带有3个中断引脚、1个通用定时器/计数器和1个通用串行口，与FFT运算单元整合在同一FPGA芯片中。所有FPGA设计均使用Verilog HDL硬件描述语言进行设计。 在高速数字系统中，使用直接整合在FPGA芯片中的处理器具有优越的性能。在高速数字系统中，由于信号频率的增加导致PCB连线呈现传输线特性，从而影响到信号的完整性。线路间的串扰、芯片间的连接拓扑、芯片的引脚分布和封装形式、PCB的几何特性及介电特性、过孔及电压参考平面等均会严重影响高速信号的完整性。将电路中的高速数字信号部分整合在同一FPGA芯片中，则能有效解决以上的大部分影响因素，且可充分利用FPGA内部丰富的连线资源来增加系统的数字总线资源。FPGA可实现绝大部分数字电路设计，而将所需的功能直接整合在FPGA的设计中，因此可大大减小处理器外围扩展电路数目，降低外围电路和布局走线复杂度，减少影响高速信号完整性的因素，提高系统的抗干扰能力。FPGA具有丰富的部I/O引脚，可以充分满足电路设计时的外部扩展连接需求。
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发表时间:2012年4月17日17:54:46