chuxuezhe 

 求助!本人学习时遇到一个问题,请各位大侠指教!
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity sync is
    port(clk:in std_logic;
         irq:out std_logic);
end sync;

architecture dataflow of sync is
signal temp:std_logic_vector(3 downto 0);
begin
label1:process
       variable cou1:std_logic_vector(3 downto 0):="0000";
begin 
      wait until clk='1';
      cou1:=cou1+1;---  请教各位大侠这条语句始终不能通过编译，为什么啊！
      temp  <=cou1;
end process;

label2:process
begin
    wait until   clk='1';
       if(temp="1111")then
       irq  <='0';
       else
       irq  <='1';
       end if;
end process;
end dataflow;


发表时间:2004年6月7日9:08:46