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 用Verlog语言编写一个简单的寄存器，器件为xc95144,使用Modelsim5。6A仿真软件，怎麽也不好使？
module latch(clk,in,out);
    input clk;
    input [3:0] in;
    output [3:0] out;
 reg [3:0] out;
 always @(posedge clk )
 begin
     out[3:0]  <=in[3:0];
 end
endmodule
 换成FPGA就好使，哪位大侠知道怎么解决？请帮忙！

发表时间:2003年8月20日15:32:49