ruanhan 

 vhdl程序在maxplus2综合时遇到的问题：
小弟买了一个cpld学习板，片子为emp7128sl84-15，编译环境为
maxplus2 10.2版本的，刚开始编个小程序，结果出现了麻烦：
程序的功能是和计数器的功能类似，对上升沿脉冲进行计数，
process(clk)
if(clk'event and clk='1') then
 计数。。。
语法等都没有问题，编译也能通过，现在的问题是：
对clk管脚分配的问题，我将管脚20（普通i/o口）分配给
clk，编译通过，但是综合的时候通不过，还提示：
error:illegal assignment -global clock 'clk' on pin 20
后来我将clk 分配到83管脚（系统的主时钟输入，本系统采用32768khz），
这样之后编译，综合都通过了，但是这样只能是对系统时钟（32768）计数，不能满足我的要求
我想对外部一个时钟计数（接到普通的i/o口），好像就不能实现了？听高手说好像设置一下
参数就可以了，应该和global colock 有关的，但是我还是找不到，
望高手们能指点一二，谢谢！


发表时间:2003年4月27日20:13:09