fiona 

 初学者:关于Verilog的一个问题
Verilog里的case语句中，分句表达式中的逗号怎么理解？例如
case (BitCnt[3:0])                              case (BitCnt[3:0])
 4,b0000:result=4'b0000;                       4,b0000:result=4'b0000;     
 4,b0001,                                      4,b0001:result=4'b0010;
 4,b0010:result=4'b0010;                       4,b0010:result=4'b0010;
左边的和右边的一样吗？
因为我在波形方针中出现了问题  

发表时间:2003年3月9日17:04:00