我也不懂，希望大虾指点

* 16565: 初学者:關於CPLD!麻煩看看內容

我也不懂，希望大虾指点
在VHDL中设I/O口的属性为INOUT既为双向。带GCLK的引脚可用来输入全局的时钟，带OE的可
用来做使能，带CLR的做复位。这几个引脚也可做输入。

发表时间:2002年12月30日9:45:00

*树形目录只列出部分跟帖的标题以及简单的摘要信息该主题的部分跟帖如下:

16696.[详细]延时可在仿真中看出，实际的只好用LA了，做BUFFER应可以，你只要在其库中拿一个编译一下，不就知..
摘要:......(无内容)
－ [顽顽][1204次] 2003年1月3日