zimiqi 

 帮忙
library ieee;
use ieee.std_logic_1164.all;

entity cyregister is
    port 
          (  clk : in std_logic;
            datain : in std_logic_vector( 7 downto 0 );
            dataout : out std_logic_vector( 7 downto 0 ) );
end entity cyregister ;

architecture behave of cyregister is
begin  
    cyregister_inst : process ( clk )
begin
     if ( clk='1' and clk'last_value='0' and clk'event ) then    --这句错在哪里啊
         dataout     <= datain;
         end if;
      end  process cyregister_inst ;

发表时间:2007年3月12日10:19:58