Entity fifo is 
port( 
datain:in std_logic_vector(6 downto 0);
dataout:out std_logic_vector(7 downto 0);
empty,full:out std_logic;
rd,wr,en,clk,clr:in std_logic
);
end fifo;

Architecture rtl of fifo is
type mem is array (0 to 15) of std_logic_vector(7 downto 0);
signal ram:mem;
signal in_full,in_empty:std_logic;
signal a:std_logic_vector(7 downto 0);
begin 

empty<=in_empty;
full<=in_full;
dataout<=a;

process(clk,clr,rd,en,wr)
variable wp:integer;
begin

if (clk'event and clk='1') then
if en='1'then
if clr='1' then
in_empty ......

>>返回讨论的主题