发表看法:[yinchb]modelsim后仿真verilog代码

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No.91277
作者：yinchb
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发帖时间：2006/4/6 19:45:05
发贴者IP：61.129.42.14
标题：yinchb:modelsim后仿真verilog代码，怎么看模块内定义的reg的变化？
摘要：No.91277modelsim后仿真verilog代码，怎么看模块内定义的reg的变化？ verilog编写的代码，在modelsim里进行fpga的post-map仿真，怎么看verilog代码里定义的reg寄存器的值？现在只能看到模块端口的波形，模块内部定义的reg全部被变成门级的硬件了。
谢谢 ......

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心情	随便说说我回答你最新发现得意的笑气死我了真是没劲坚决同意表示反对大家过来好奇怪哟懒得理它大家小心
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