CPU Core
• 16-bit 75MHz core.
• Harvard architecture.
• Supports a full array of 16-bit
arithmetic operations, including both
signed and unsigned MULtiply and
DIVide instructions.
• 32MByte linear program memory.
• 128KByte linear data memory.
• Vectored interrupts.
• Full ICE debug support.
MMU
• Performs logical to physical address
translations.
• Translates between RAM, Program
Memory, and external memory
devices for both code and data
accesses concurrently.
• Lookup tables in RAM or Flash can be
mapped between each memory area.
• Up to 4 concurrent translations to
external devices from code addresses.
• Up to 4 concurrent translations to
external devices from data addresses.
• Programmable wait state generation.
• Concurrent accesses to same device
are prioritised.
• Translations are prioritised to allow
overlapped translations.
Flash Memory
• 512/256/128Kbytes, 16 bits wide.
• Organised into multiple sectors.
• Can be mapped into both code and
data spaces.
• Individual Flash sectors can be read
and/or write protected.
• Simple programming via JTAG
interface, with eICE support for
programming for user access.
Code Cache
• Individual cache entries can be locked.
• Can cache both User and Interrupt
Mode.
Static RAM
• 24/16/8Kbytes, 16 bits wide.
• Can be mapped into both code and
data spaces.
External Memory Interface
• 8 or 16-bit data bus.
• 16 or 24-bit address bus.
• Multiplexed address/data for 16-bit
data bus.
• External devices can be mapped into
both code and data space.
• Supports SRAM (bus) and SDRAM
interface modes.
• Supports up to 128M Single Data Rate
16-bit wide SDRAMs.
• Four Row/Column SDRAM address
multiplexing schemes.
• Supports SDRAM auto and self
refresh.
• Configurable timing.
• Supports low power SDRAM
suspend/standby mode.
• Single cycle data space access, code
space burst access in conjunction with
Code Cache.
• Hardware support for software
initialisation and refresh of SDRAM.
External Host Interface (EHI)
• Provides an interface to an external
host processor or FIFO.
• Supports both DMA and memory
mapped peripheral modes.
• Interrupt generated upon transfer.
DMA Mode:
• Supports master and slave mode
timings.
• 16/32-bit data bus.
• Request & Acknowledge control lines.
• Configurable master mode timing.
• DMA connection into internal SRAM
(11-bit block address, max 256 byte
block size).
• Internal DMA controller supports
circular and linked list buffer models.
Memory Mapped Mode:
• Selectable block size
256 x 16-bit data
8 x 32-bit data.
• Three control lines: chip select,
read/write direction and wait.
• Configurable control line senses.

DUART (2 off)
• Each DUART has two independent
RS232 compatible asynchronous
double-buffered serial ports.
• Supporting 5, 6, 7, or 8-bits of data
• 1, 1.5, or 2 stop bits.
• Even, odd or no parity.
• Automatic end-of-frame guard time
insertion of 0- to 64-bit periods.
• Receive time-out detection 0 to 64-bit
periods.
• Software Line Break generation.
• Programmable Baud rate generator.
• Interrupts generated on full and empty.
• Receiver error detection for false start
bits, parity errors and frame errors.
• Configurable data polarity.
• Over-sampling of received data for
noise immunity.
DUSART
• Two synchronous/asynchronous
double-buffered serial ports.
• Programmable baud rate generator.
• End of frame guard time insertion of 0
to 64-bit periods.
• Receive time-out detection 0 to 64-bit
periods.
• Receiver error detection for false Start
bits, Parity errors, Frame errors and
Buffer overflow.
• Configurable data and clock polarity.
• Configurable data packing, MSB or
LSB first.
• Over sampling of receive data for
noise immunity.
Asynchronous Interface:
• Asynchronous frames supporting 5, 6,
7, or 8-bits of data.
• 1, 1.5, or 2 stop bits.
• Even, odd or no parity.
• Full modem support using GPIO.
• Software Line Break generation.
Synchronous Interface:
• Local or external transmit and receive
clock.
• Full or half duplex.
• Frame sizes from 1 to 16-bits with
larger frames possible.
• Support for NRZ, RZ.
• PM, PWM and ASK modulation if used
in conjunction with PWM timer.
I2C:
• Two wire I2C compatible port.
• Address matching.
• ACK bit and wait state insertion.
• Multi-master arbitration.
• Supports 10-bit addressing and fast
mode.
SPI:
• Multi-slave SPI system.
• Four slave select lines.
• Both master and slave roles.
• Programmable serial clock polarity
and phase.
• Support for high speed directly
clocked operation and sampled filtered
operation.
Smart Card Interface:
• ISO 7816 compatible smart card
interface.
• Multiprocessor support.
• Byte level support for T=0 and T=1
transmission protocols.
• Detection and generation of the
transmission error signal for T=0
protocol.
• Automatic retransmission of corrupted
bytes for T=0 protocol.
• Independent controls for power and
ground switching.
• Hardware state machine for power up,
reset and shutdown sequences.
Infra-Red Link:
• Programmable baud rates.
• S ......

>>返回讨论的主题