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No.85835
作者：5460wjh
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标题：5460wjh:[原创]一段cpld的程序不明白，望大家帮忙解释一下！
摘要：No.85835[原创]一段cpld的程序不明白，望大家帮忙解释一下！ reg count[31:0]
always @(posedge clock)
  count=count+1；
case (count[14:13])               //？
{2`h00:dis_data=4`b0001；
2`h01:dis_data=4`b0010；
2`h02:dis_data=4`b0100；
2`h03:dis_data=4`b0110；
}
这是verilog HDL语言程序希望大侠帮我解释一下第4行的count[14:13]表达的是什么意思?谢谢!  ......

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