No.82350
作者：Ambrosia
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标题：Ambrosia:有关VHDL的if语句嵌套的问题
摘要：No.82350有关VHDL的if语句嵌套的问题 大家好，我是刚开始工作的新手，做系统里的一些FPGA小应用编程，半年不到，所以经验不够，老板基本也懂 就靠我大学水平在摸索，现在有个问题如下： 我有一个输出信号counter同时对两个输入型号敏感，分别是一个频率较高的clock信号和一个平率为clock 1/1000数量及的慢平率信号frequency， 两个都需要上升沿触发，clock触发计数加一，frequency触发复位0。
如果用
if(freq'event and freq='1')then
cnt <=(other=> '0');
elsif(clk'event and clk='1')th ......
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