library IEEE;                     
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
use IEEE.Std_logic_unsigned.all;

Entity part11 is 
Port(  clk : IN   std_logic;                      
   data_in: in   STD_LOGIC_VECTOR(15 DOWNTO 0);  
       data_out : out  STD_LOGIC_VECTOR(15 DOWNTO 0));
end part11;

architecture rtl of part11 is

begin

process (clk)
variable q1 : STD_LOGIC_VECTOR(15 DOWNTO 0) ;
variable q2 : STD_LOGIC_VECTOR(15 DOWNTO 0);
variable q3 : STD_LOGIC_VECTOR(19 DOWNTO 0):="00000000000000000000";
variable q4 : STD_LOGIC_VECTOR(19 DOWNTO 0):="00000000000000000000";
variable q5 : STD_LOGIC_VECTOR(19 DOWNTO 0):="00000000000000000000";
variable q6 : STD_LOGIC_VECTOR(19 DOWNTO 0) ;
begin
  if( ......

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