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No.60825
作者：dabendan
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标题：dabendan:我用synplify 综合的verilog 文件，生成*.edf工业标准文件
摘要：No.60825我用synplify 综合的verilog 文件，生成*.edf工业标准文件我用synplify 综合的verilog 文件，生成*.edf工业标准文件，但调到maxpuls中编译不通过，错误信息：cann't find design file "carry_sum".请教这是何原因？
谢谢！

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