No.59057
作者：sz20120406
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标题：sz20120406:用FPGA实现时钟分频和分配
摘要：No.59057用FPGA实现时钟分频和分配 用FPGA实现时钟分频和分配
如图所示SpartanII系列芯片内部含有四个全数字延时锁定环(DLL),每一个DLL可驱动两个全局时钟分布网络｡通过控制DLL输出时钟的一个采样可以补偿由于布线网络带来的时钟延时,从而有效消除从外部输入端口到器件内部各个时钟负载的延时｡DLL除提供对用户输入时钟的零延时之外,还具有时钟倍频和分频功能｡它可以对时钟源进行两倍频和1.5､2､3､4､5､8或16分频｡本设计就是利用DLL的零延时和分频功能来实现对62.5MHz时钟的输出和16分频后4MHz(约)时钟的输出｡
3.1 数字延时锁定环(DLL)的结构原理图3是一个DLL的内部原理框图,它由各类时钟延时线和控制逻辑组成｡延时线主要用于对时钟输入端CLKIN产生一个延时｡通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端CLKFB｡控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线｡这里所说的延时线由压控延时或衰减延时组件构成,SpartanII系列芯片选用了后者｡DLL可在输入时钟 ......
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