No.44830
作者：bjbs_270
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标题：bjbs_270:一个VHDL的小问题
摘要：No.44830一个VHDL的小问题 下面的程序流程，可是老是运行不出来，不知道什么原因
哪位大哥可以帮忙看一下：
附上代码如下：
library ieee;
use ieee.std_logic_1164.all;
entity count1 is
port(clk,clr,en:in std_logic;
qa,qb,qc,qd:out std_logic);
end count1;
architecture rtl of count1 is
signal count: std_logic_vector(3 downto 0);
begin
qa <=count(0);
qb <=count(1);
qc <=count(2);
qd <=count(3);
process(clk,c ......
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