No.40455
作者：guest
邮件：guest@guest.com
ID：6
登陆：16560次
文章数：7648篇
最后登陆IP：219.68.9.43
最后登陆：2005/5/20 1:37:44
注册：2003/3/10 16:21:00
财富：35062
发帖时间：2003/8/20 15:32:49
发贴者IP：218.24.85.17
标题：guest:用Verlog语言编写一个简单的寄存器，器件为xc95144,使用Modelsim5。6A仿真软件，怎麽也不好使？
摘要：No.40455用Verlog语言编写一个简单的寄存器，器件为xc95144,使用Modelsim5。6A仿真软件，怎麽也不好使？ module latch(clk,in,out);
input clk;
input [3:0] in;
output [3:0] out;
reg [3:0] out;
always @(posedge clk )
begin
out[3:0] <=in[3:0];
end
endmodule
换成FPGA就好使，哪位大侠知道怎么解决？请帮忙！ ......
>>返回讨论的主题
|
老古网执行：16毫秒 最大：357232毫秒 查询6次
|
|
导航: 老古网→ 老古论坛→XMOS公共讨论区→XMOS开源项目区→单片机程序设计→嵌入式系统→广告区域→