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→发表看法:[luor]大家好！问一个关于74LS165的问题！
No.35503
作者：luor
邮件：luor7603@yahoo.com.cn
ID：5771
登陆：19次
文章数：17篇
最后登陆IP：221.221.19.35
最后登陆：2006/8/1 22:03:22
注册：2001/9/28 19:37:00
财富：84
发帖时间：2003/6/24 19:19:01
发贴者IP：211.149.240.204
标题：luor:
大家好！问一个关于74LS165的问题！[求助]
摘要：No.35503大家好！问一个关于74LS165的问题！[求助] 用2051的P3.0作数据，P3.1做时钟，P3.2做PL,与74LS165通讯。其中时钟与PL在与165连接前经过了74LS14的整形，因为传输线较长，每级约1米，并且级联了5个165。先调试与CPU相连的第一个165，165的输入用10K和1.1K电阻分压产生，其中10K为上拉电阻，并且，在两个电阻间加入开关，以产生逻辑的变化。发现，如果其他输入脚为逻辑1（约4.93V），而13脚（对应D2位）为逻辑0（约0.77V），在传送到仿真器的存储区中，却变成了D0位为0，其他位为1。已经将165的串行输入对地短路。而且，随意将8个输入设成不同的逻辑值，结果也对不上，但是，逻辑0、1的个数却与输入相同，只是换位了，好像没有什么规律。我用的是仙童的165。不知我表述的是否清楚！有没有什么测试的办法，找到这是什么原因造成的！谢谢！ ......
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