No.34730
作者：caicaipp
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发贴者IP：202.103.243.98
标题：caicaipp:[求助]请教VHDL高手。谢谢！！！
摘要：No.34730[求助]请教VHDL高手。谢谢！！！ 急啊！！！！！！！！！！！！！！！！
我想做一个计数器，（假设是8位的）
现在有一个信号是 STD_LOGIC 类型的 （是输入量，标号位 u 吧）
一个时钟 clk
目的，当 u 改变时（ 跳变 0－> 1 或者是 1-> 0 ） ——这个我不知道怎么做？
计数器清零
否则，时钟的上升沿，计数器 加 1 请教高手。
谢谢各位。
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