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No.27461
作者：ruanhan
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标题：ruanhan:再看一下小弟的vhdl程序！
摘要：No.27461再看一下小弟的vhdl程序！各位高手，请看一下小弟的vhdl（maxplus2下）的程序，我实现
的功能很简单，就是按add（add下调沿），数码管的数加一，从0到8
然后从头开始，按clr则清零，
library ieee;
use ieee.std_logic_1164.all;
entity rh1 is
port( add，clr :in std_logic;
     digital8 :OUT std_logic_vector(7 downto 0);--数码管的8位输出
     select4 :OUT std_logic_vector(3 downto 0)--4个数码管的控制位
    );
end rh1;
ARCHITECTURE xq1 of rh1 is
begin
process(add,clr)
variable k: integer range 0 to 8;
begin
if(clr='0') then
  k:=0;
  select4  <="0000";--选择4个数码管都亮
  digital8  <="11000000";--显示0
  elsif(add'event and add='0') then --（改后：elsif(add='0') then )
     if(k  <=7) then
     k:=k+1;
     else
     k ......

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