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No.26869
作者：ruanhan
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标题：ruanhan:问一个vhdl的问题！
摘要：No.26869问一个vhdl的问题！各位高手，请看一下小弟编的一个特别小vhdl的程序（在maxplus2环境下）
程序的功能是按下key1键（使key1端口为0）则显示数码管，放下（使key1端口为1）则熄灭数码管；
library IEEE;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;
ENTITY rh1 IS
PORT(  key1: IN std_logic;--定义一个输入
       digital8: OUT std_logic_vector(7 downto 0)--8个输出
     );
      END rh1;
ARCHITECTURE xq OF rh1 IS
--signal k :std-logic-vector(7 downto 0);
begin
process(key1)
begin
if(key1'event and key1='0') then
digital8  <="00000000";--数码管全亮
else
digita ......

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