发表看法:[香山农夫]请大家为我揭开一个Verilog-HDL

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No.24256
作者：香山农夫
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标题：香山农夫:请大家为我揭开一个Verilog-HDL的谜团！谢谢！
摘要：No.24256请大家为我揭开一个Verilog-HDL的谜团！谢谢！用单片机输出脉冲，XILINX——CPLD的十六位计数器计数正常，清零正常，但换了用CPLD输出脉冲为什么清零指令不正常的，而程序的赋值指令也不正常。我用的是秒脉冲信号计数与清零的。高电平计数，低电平先把十六位计数器赋值给十六位寄存器，在清零计数器。(问题是本应该清零的但没有清零，应该赋值的没有赋值成功！）
下面是我用Verilog-HDL写的程序的一部分请各位指教：
always @ (posedge ol)
begin
if(sec_reg)
begin
flag=1;
min1[3:0]=min1[3:0]+1;
if(min1[3:0]> 4'h9)
begin
min1[3:0]=4'h0;
min1[7:4]=min1[7:4]+ ......

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