VHDL源程序如下：
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
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ENTITY MCS51 IS PORT
(
 P0:   INOUT STD_LOGIC_VECTOR(7 DOWNTO 0);
 P2:   IN  STD_LOGIC_VECTOR(7 DOWNTO 0);
 RD,WR:  IN  STD_LOGIC;
 DAT_IN:  IN   STD_LOGIC_VECTOR(7 DOWNTO 0);
 DAT_OUT: OUT  STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END MCS51;
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