系统加电时，由单片机对SRAM工艺的FPGA进行配置。配置完成时，FPGA内部功能块的使能端为低，不能正常工作。此时，单片机判断到配置完成后，将ASET信号置为高电平，使能FPGA内的伪码发生电路工作；同时，单片机产生一个伪码验证信息，在FPGA中将两路伪码进行比较，两者完全匹配时，FPGA内部电路正常工作，否则不能正常工作。加密电路主要利用了配置完成后处于空闲状态的单片机和FPGA内部分逻辑单元，没有增加硬件成本。

       由上述讨论可知，系统的加密能力主要由CPU的加密能力决定。这就要求CPU的加密算法要足够复杂，使得对验证信息的捕获与识别足够困难。最常见的加密算法就是产生两个伪随机序列发生器：一个位于SRAM工艺的FPGA内；另一个位于CPU内。当两者匹配时，通过验斑点。对PN码有两点要求：一方面，要求伪随机序列的长度足够长，使得要捕获整个序列不太可能；另一方面，伪随机序列的线性复杂度要足够高，使推测伪随机序列的结构不易实现。

       通常采用的伪随机码发生器的反馈电路如图3所示。实际中，可采用级数较高的线性反馈移位寄存器来产生伪随机码。如采用40级线性移位寄存器产生的最大序列的周期为2?40=10?12。若将所有伪随机码截获并存储，就需要1000Gb的存储空间；若码速率为50Kbps，捕获时间将长达5555小时；当增加移位寄存器的级数时，所需的存储空间和捕获时间都会呈指数增长，以至于难以实现。采用较为简单的线性反馈电路被推测出反馈结构的可能性较大，因此实际的系统中，除了级数要较多之外，往往通过对多个线性移位寄存器产生的伪码进行特定运算产生长码，以增加所产生伪码的线性复杂度。

       3　FPGA内的校验工作电路

       在此采用40级线性反馈移位寄存器来产生伪随机码，特征多项式为20000012000005（八进制表示）。其移位寄存器表示形式为：Bin=B23?XOR?B21XORB2XORB0，FPGA内工作电路见图4。

       在上电之后，单片机将图4中的电路配置在FPGA中。配置完成后，单片机发送的ASET信号由低电平跳变为高电平，使得FPGA内的PN码产生电路开始工作，并于CPU发送过来的PN码进行比较。比较结果一致就使能USER_DESIGN模块正常工作。其中PLL_BITSYS模块用来发生VERIFY_PN的位同步时钟，采用微分锁相原理实现。各种参考资料都有较多介绍，在此不再详述。

       COMPARE_PN模块完成对单片机发送的伪随机码和PNMA_PRODUCER模块产生的伪随机码的比较：当两路相同，输出1，不同时输出0；若两路伪码完全匹配，则恒定输出1，使USER_DESIGN电路正常工作，否则，输出为类似于伪码的信号，使USER_DESIGN电路不能正常工作。

4　FPGA内的伪随机码产生电路

       PNMA_PRODUCER模块和来产生伪随机码 ，采用移位寄存器实现，具体电路见图5。LPM_SHIFTREG为移位寄存器模块。移位寄存器ASET端为异步置位端，高电平有效，即ASET为高时，将初值85置入移位寄存器内，LPMSHIFTREG模块的“DIRECTION”设置为“RIGHT”即移位方向为右移。Q[39..0]表示40位移位寄存器的各个状态，SHIFTIN为串行输入，SHIFTIN为Q0、Q2、Q21、Q23四个状态异或运算的结果。

       系统加电时，单片机将ASET置为低电平，经过一个非门，变成高电平使移位寄存器处于置位状态。在配置完成后，单片机将ASET信号置为高电平，经非门使移位寄存器正常工作。利用移位寄存器电路产生伪随机码的电路非常简单，反馈逻辑也便于修改。

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