-- FPGA 设计及应用（第二版） page 102
-- 两进程结构体的结构

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity two_process is
 port(
  d : in std_logic;
  q   : out std_logic;
  c1,c2  : out std_logic_vector(2 downto 0);
  cc1,cc2 : out std_logic_vector(2 downto 0);
  ccc1,ccc2  : out std_logic_vector(2 downto 0)
 );
end two_process;
------------------------------

architecture structural of two_process is
 signal a: std_logic := '0'; -- a,b 初始状态必须为 0，否则进不了两个进程 
 signal b: std_logic := '0';
 signal count1,count2,count3 : std_logic_vector(2 downto 0) := "000";
begin
 p1:process(d,b)
  variable d1,d2 : integer range 0 to 7 := 0;
 begin
  if(b='1') then
   q   <= d;
   -- qq   <= TO_STD_LOGIC(q'transaction);
   -- Error  ......

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