要 点
FPGA 的泄漏倾向是 ASIC相等物的 400 倍之多。
Xilinx和Altera正在稳定自己65nm器件的泄漏，使其达到与90nm器件相同的水平。
Xilinx 和 Altera的 65 nm 器件动态功耗将低于 90 nm 器件。
各家公司实现更多动态降耗的方法是缩短到 65 nm 的进程。
尽管FPGA厂商看到了65nm 工艺节点上性能、密度和单门价格优势的诱惑，但FPGA业界仍要面对解决低功耗运行这种艰苦而无尽头的任务。
大约八年前，当 FPGA 厂商为了与 ASIC 竞争而考虑增加器件的门数量时，市场开始要求更高性能。于是 FPGA 业界花了四年时间，使百万门级器件的速度能与 ASIC 相媲美。但市场却又把低功耗器件提到了最优先的地位。于是，FPGA 厂商在进入更小工艺节点时，还必须努力满足低功耗运行的要求。
但是这一次满足市场需要的任务更具挑战性，因为过去几年都是在制造更大更快的 FPGA，FPGA 芯片结构从硅片中榨取了更多的功率和容量，付出的代价是增加功耗。这些年来，FPGA 提高速度的主要办法是采用薄膜氧化物晶体管，并且随着每一代工艺的发展而越来越薄。较薄的门氧化物伴随而来的是烦人的副作用：它们会漏电，而泄漏（或静态功耗）会产生热量。从 0.13mm节点开始，晶体管中的静态功耗开始呈爆炸性增长。90 nm时情况更糟，如果制造厂家未能解决这个问题，则到65 nm时局面将不可收拾（参考文献1）。
在用65 nm节点做更快、更大容量器件的比赛中，Xilinx 和 Altera 已经把功率管理放在最优先位置。两家公司都没有创造低功耗奇迹，因此大型 FPGA 不太可能动摇 ASIC 在大批量手持式消费电子产品中的主流芯片地位，例如手机（见附文“FPGA 低功耗需求的动力是什么？”）。FPGA 的功耗仍然是其 ASIC 竞争者的 400 倍之多。但是，FPGA 厂商似乎已经在阻止 65 nm 工艺节点泄漏方面取得了可观的进步，使它们的功耗低于 90 nm 器件。
Xilinx称它已经使泄漏问题稳定下来，根据不同结构可降低功耗10% ~ 50%，因此它在五月发布的65 nm Virtex-5器件总功耗低于 90 nm 的V4 器件，而密度增加了65%，性能提高 30%，内核面积减少45%。同时，Altera也称用户最晚在明年就能配置即将面市的65 nm Stratix III器件，其功耗平均只有90 nm Stratix的一半。此外，它还声称65 nm系列将是市场上具有最高性能、最低功耗的FPGA，其容量相当于90 nm器件的两倍。
为了解决65nm节点的功耗问题，两家公司都从多方面对低功耗问题发起进攻：在电路级以及在结构级的硅片，还有功率理解设计工具等，以帮助用户管理自己 FPGA 设计中的功率。
0.13mm时的功耗
Xilinx 和 Altera 都表示，65 nm 工艺节点节省的功耗中，70% ~ 90% 缘于电路和整体 FPGA 芯片架构的变化。FPGA 厂商从 0.13mm节点时就开始为低功耗而修改自己的电路和架构，0.13mm是泄漏问题变得十分严重的第一个节点。Xilinx 高级应用工程师 Derek Curd 说，从 0.13mm开始，Xilinx 开始为器件的每个区域使用晶体管的类型进行选择。在 0.13mm的 Virtex-2 系列中，该公司用有较高阈值电压和较长沟道的晶体管作 I/O，而用有较薄栅氧化层的第二个晶体管作内核逻辑，后者可工作在高速和较低电压下。
从 Virtex-4开始，该公司增加了第三个晶体管，它的中间氧化层既解决了晶体管栅氧化层与衬底之间的栅泄漏问题，亦解决了源/漏极间或亚阈值的泄漏（图 1）。Curd 说：“我们习惯上考虑的是亚阈值泄漏，但随着工艺结点的下降，栅泄漏扮演的角色越来越重要。在室温下，栅泄漏可以占到总泄漏的三分之二。你无法用制造更长沟道来控制它，而必须采用其它方法。中间氧化层能使我们得到一个大大降低栅泄漏的元件。”
Altera 对 0.13mm节点低功耗要求的最初反应是从一个传统的四输入查寻表转向自适应逻辑模块，用户可以根据速度/功耗要求进行定制。每个模块都包含基于查寻表的资源、两个全加法器、一些进位链段、以及两个触发器，设计者可以将它们混合和匹配使用，在一个自适应逻辑模块中创造出多达 7 个输入的逻辑功能，或者两至五个输入逻辑功能的混合。Altera 还在 I/O 中使用较厚的氧化物晶体管，它的晶圆带工厂 TMSC 转向了低 k 电介质。每种方案都为防止泄漏增加了一层保护。
Xilinx 还在其 90 nm 节点器件的 FPGA 结构中置入
最终的结果是 V5 的泄漏与 V4 基本相当。Curd 称：“如果我们没有采取任何措施，则预计泄漏会大幅增加。”Xilinx 65 nm 器件的目标是保持原有泄漏水平，而没有跟随工艺与架构预测的上升曲线。V5 的动态功耗比 V4 器件降低了 12% ～ 40%。动态功耗下降的多数原因缘于工艺尺寸的缩小，但有些是来自于架构的改变。90 nm 器件的核心电压是 1.2V，而 65 nm Xilinx 器件的核心电压则为1V。65 nm 的 V5 器件亦在节点间电容方面比 V4改进了 15%。
Curd 说：“晶体管正越来越小，所以晶体管本身和逻辑间较短的距离使寄生效应也较少。基本上，电容下降了 15%。当你把这个数字与下降的电压相乘时，就得到工艺尺寸缩小所带来的动态功耗降低数值，即大约 40%。”Curd 认为，如果你的设计能很好地映像到 V5 的六输入查寻表架构上，则这个数字还可以提高，因为这种架构对节能很有用，也许能降低50%的功耗。他说，如果你将一个 V5 LX 运行在最高频率 550 MHz 上，它仍比 V4 的动态功耗低 12%。这种器件实现节省动态功耗和泄漏功耗的部分原因是 Xilinx 对硬 IP 块作的构建。Xilinx 计划为高性能逻辑提供 Virtex-5 LX 平台，为有串行连接能力的高性能逻辑提供 Virtex-5 LXT，为有串行连接能力的高性能数字信号处理器提供 Virtex-5 SXT平台，而为串行连接能力的嵌入式处理器提供 Virtex-5 FXT 平台。Xilinx 的 V5 器件只需为核心逻辑提供 1V 电源，为 I/O 提供一个 1.8V 或 2.5V 电源，第三个为辅助电源。
并未停滞不前
Altera 高端 FPGA 产品高级营销经理 Paul Ekas 称，在建立自己的 90 nm Stratix II FPGA 架构时，公司在器件的结构中甚至混合分布了低功耗和薄膜氧化物晶体管。Altera 还通过降低晶体管的时钟来节省能耗。Ekas 说，在接近 65 nm 节点时，Altera 创造了一种反映实际应用的架构，这种架构在关键路径上需要速度最快的晶体管。设计的其余部分则不需要用这种速度最快、但最易泄漏的晶体管。Altera 用 Stratix III 实现了高性能逻辑元件，它在关键路径上使用了新型低功耗逻辑和节能元件（图 3）。Ekas 表示：“我们可以通过编程，把硅片中非关键路径上的所有东西都改变为低功耗逻辑。在编程期间，我们告知每个逻辑元件是要快速还是要低功耗。对于未用到的逻
Stratix III 的核心电压为 1.1V，标准 I/O 电压则较高，如 1.8V 和 2.5V。Ekas 说：“对于基本的 65 nm 器件，可以用一个 Stratix II 电源，如果你增加了第二个电源，则可以加第二个核心电压。如果你将一个用 Stratix II 实现的设计移植为一个新的 Stratix III 器件，你会看到功耗降低了 50%。如果你将设计的时钟频率提高 20%，功耗仍有 30% 的下降，如果将设计的时钟频率减少 30%，则可节能 70%。”
新型功耗工具
两家供应商都称他们正在调整自己的 EDA 套件，以减少用户用于功耗管理的步骤。两家公司将随自己的 90 nm 产品为关注功耗的用户提供相关的功耗评估、分析和优化工具，这些工具集能自动管理多数功耗问题。Xilinx 的功耗优化工具可插入 Virtex-5 工具集，该公司亦正在转向功率优化的综合与物理综合。Curd 说：“你可以从架构本身获得 80% ～ 90% 的好处，但如果你需要在某个应用中削去几个毫瓦的功耗，就可以使用工具流。”Xilinx 提高了自己布局布线算法的低功耗知名度。这个布线器并不是将类似的功能集中在紧凑的空间内，而是对那些有最频繁交换动作的节点作判断和优化，以降低功耗。Curd 认为：“有一种最常见的节能方案是把所有东西尽可能地挤在一起，以减小相互间的距离，因而降低了电容和功耗。如果要提高到下一个水平，就必须引入活动比率的概念。哪些关键节点有最高的活动比率？对它们的优化可以得到最好的效益。”该公司计划在这个夏天推出 ISE（集成软件环境）Version 8.2 软件时增加更多的功率管理工具。
Altera 的功率管理将是自动地按键式功能。Altera 还在自己的 Quartus II 套件中提供 PowerPlay 软件，目标是需要低功耗设计的用户。该套件包括一个综合前使用的功耗评估器以及一个布线后的功耗分析器。第三种功率工具完成转换分析，帮助用户做逻辑互连与逻辑选择。但是，功率管理并不是 Stratix III 用户最关心的事，Ekas 说。“设计者的最大挑战是如何应对下一次的门数翻倍。”门数翻倍意味着一个 FPGA 项目上要投入更多的设计者，因此 Altera 正在加快对自己针对 65 nm 器件团队型设计软件的进度。
对这些大型器件，时序收敛也会重新成为一个主要关注点，因此 Altera 提供了 TimeQuest 时序分析器，它采用增量综合和一个设计空间探索器，自动满足时序约束。分析器以原生模式运行 SDC（Synopsys设计约束）格式。两家厂商都与商用 EDA 供应商合作，开发节能的 FPGA 工具。
应对低功耗
尽管 Xilinx 和 Altera 都正在解决高端 FPGA 器件中的泄漏问题，但很多厂商却在提供体积较小、速度较慢的器件来适应低功耗需求。有些器件甚至专门为低功耗而开发。例如，Lattice 半导体公司今年推出了自己的高性能、高门数、基于 SRAM 的 SC（系统芯片）系列（参考文献 3）。Xilinx 和 Altera 的 90 nm 器件工作在 1.2V 核心电压下，设计者可以根据客户对节能的要求，将 90 nm Lattice SC 系列的核心电压下调到 1V。Lattice 企业营销副总裁 Stan Kopec 说：“如果在 1V 下运行，功耗可以减半，而对性能的影响只有 15%。”他继续说：“通过设计能工作在这个扩展电压范围下的器件，我们为系统设计者提供了一个有用的工具，使他们能调整性能与功耗。”Lattice 和 Actel 也都有非易失型 FPGA 产品系列。与基于 SRAM 的器件相比，这些器件具备固有的低功耗特性，但缺乏 Virtex 和 Stratix 器件的顶级性能与容量。
Actel 硅产品营销总监Martin Mason相信，转向65nm工艺节点可能对 SRAM厂商是一件坏事。他说：“他们打算在65nm给客户提供些什么东西？是速度？价格？功耗？还是试图在所有三个方面作出折衷，而不是让各个方面都做到最好？也许65nm节点不会给任何一个方面带来好运。”他声称65nm节点带来了功耗的麻烦，而客户（尤其那些在“价值市场”上的客户）并不寻求更高性能的 FPGA。Mason 表示：“从价格角度看，他们都把重担压在电路板上，而不是器件。”他认
参考文献
1，Dipert, Brian, "Heat wave: FPGAs confront increasing, evolving power consumption," EDN, Aug 5, 2004, pg 61, www.edn.com/article/CA438310.
2，Santarini, Michael, "Structured ASICs deserve serious attention at 90 nm," EDN, July 7, 2005, pg 69, www.edn.com/article/CA621659.
3，Santarini, Michael, "Lattice announces 90-nm high-end and economy-class FPGAs, EDN, Feb 8, 2006, www.edn.com/article/CA6305011.
4，Santarini, Michael, "Device incorporates mixed-signal circuitry," EDN, Dec 16, 2005, pg 19, www.edn.com/article/CA6290793.
5，Santarini, Michael, "Low-power FPGAs target portable market," EDN, Nov 7, 2005, www.edn.com/article/CA6281905.
附文：FPGA 低功耗需求的动力是什么？
由于 FPGA 的功耗与泄漏要大于同等规模的 ASIC，看来 FPGA 不太可能很快替代 ASIC，成为下一代手机的主要 SoC（单片系统）。据 QuickLogic 工程副总裁 Tim Saxe 说，“绿色”要求是低功耗 FPGA 的主要动力。他说：“你在微波炉时钟上花费的钱要多于烹调食物的钱。因为烹调食物时，微波炉只以 1 千瓦运行几分钟，而那个小小的时钟每天要用掉 9W 或 10W 电。如果你可以把 9W 或 10W 降低到 4W 或 5W，情况就完全不同了。”
另一个促使 FPGA 降低功耗的因素是害怕过热。热量会增加泄漏，而泄漏又会增加热量。FPGA 越来越多地用于基站这类应用，它要抗御各种恶劣的自然条件。暴露在自然环境下会升高环境温度。FPGA 还能在大型高速网络设备中找到用武之地。缺乏通风、暴露于阳光之下等都会增加热量，使晶体管发生泄漏，并产生更多热量，从而导致热逃逸，最终使系统失效。
但是，用户预期 FPGA 会成为某些应用中的能量掠食者，因此不会降低带有 FPGA 系统的功率预算。Altera 和 Xilinx 这些厂商正在稳定自己高性能 FPGA 的功耗水平、使容量翻倍、裸芯尺寸减半、并增强性能。所有这些改进最终会减少系统中的器件数量。
