半导体制造工艺由90纳米跨进65纳米后，随着IC设计复杂度的提升，ASIC设计犯错的机率大幅提高，不断增加的风险再加之维持一个ASIC设计团队需要的大量费用将导致FPGA加速取代定制IC这一趋势。

       厂商开始65纳米比赛

　　全球领先FPGA供应商赛灵思公司日前在京发布全球首款基于65纳米工艺的FPGA产品——VERTEX 5系列平台。标志着全球半导体制造已经从90纳米跨进65纳米时代。尽管此前，已有报道指出，在台积电下单的Qualcomm新款65纳米CDMA规格手机芯片MSM 6800已于4月起送样，在65纳米工艺方面，台积电稳居龙头地位。但据赛灵思相关人员指出，其实赛灵思VERTEX 5 LX在二月份就开始有产品供应客户，但直到今天才发布新品是因为产品良率已提升至可以量产阶段，目前的VERTEX 5 LX系列由其代工厂联电和东芝同时导入生产。也许谁是市场第一的争论并不重要了，重要的是65纳米竞赛已经鸣枪起跑。业内人士指出，相比晶圆双雄的快速导入，中芯国际动作稍慢半拍，不过由于半导体制造竞争的高度全球化，其实全球四大晶圆代工厂在先进生产工艺方面的规划和研发时程大同小异，预估中芯国际和特许半导体也会在今年下半年快速赶上。

       市场需要可编程性 

　　一般而言，半导体产业6年走过一个荣衰周期，如果从2000年景气年份算起，比较主要PLD与ASIC半导体厂商的年度营收变化，可以发现，两个主要的FPGA供应商赛灵思和Altera走过一个拉伸的U形恢复曲线，其中在全球FPGA市场上占据75%份额的赛灵思营收始终处在高位，2005年营收额已接近2000年的高峰年份，而IBM、LSI、AGR等ASIC厂商的营收走势低缓，没有抬头的迹象。进入65纳米时代后将对ASIC与FPGA的市场争夺战产生什么样的影响?据赛灵思董事会主席、总裁兼首席执行官Wim Roelandts表示，基于65纳米工艺的VERTEX 5将加速取代定制IC这一趋势。

       世代交替蕴酿市场变局

　　据介绍，赛灵思此次发布的VERTEX 5，相对于采用90纳米工艺的VERTEX 4系列，可以在更小的管芯面积上集成多65%的逻辑单元以及多25%的I/O接口，总体性能提升30%，系统容量提升65%。另外，在65纳米工艺下，电压从1.2-V迁移到1.0-V，可降低动态功耗35%，同时结合在体系结构、硬IP、封装以及解决方案等方面的创新进一步缩短了用户的设计周期。 　　对ASIC厂商而言，当然也可以享受到此一工艺进步带来的性能提升和成本的降低，但赛灵思亚太区营销总监郑馨南指出，采用65纳米工艺的半导体产品，在同样的管芯面积上集成更多的逻辑单元，芯片设计的复杂度大幅提升，这将导致ASIC在设计环节的出错机率提升，举例而言，过去设计出错的机率是18%，现在可能提高到了50%。同时开发ASIC模子费用居高不下，一个光刻的费用动辄几十万美金，因此，未来更多的工程师将考虑由ASIC转移到FPGA设计上。对此，大唐移动研究开发中心副总经理马卫国博士表示认同上述观点。

　　半导体工艺的演进已成为产业发展的主要驱动力，世代交替也往往成为市场格局变化的动因。据了解，目前Altera在供货环节已出现问题，据其全球网站公布的消息，其供货周期已由通常的4-8周，延至6个月，引起业界关注。另外，LSI在今年3月份放弃自2002年上市已延续了4年的结构化ASIC产品，让更多观察人士表示不再看好结构化ASIC的前景，这一切都预示着半导体市场已暗流涌动，未来市场格局演变值得观察。