内容导读：

在65nm ASIC业务领域，IBM将对设计方法进行大幅改进。改进之处有多项，但最令人感兴趣的是为解决工艺误差而采取的措施。作为误差解决对策，IBM此前曾宣布对该公司的静态时序分析工具（Static Timing Analyzer）“EinsTimer”进行改进。新版EinsTimer可将元件及布线的路径延迟时间定义为正态分布（Normal Distribution）模型。将各元件延迟时间相加后的整个路径的延迟时间也可与各元件和布线一样，作为正态分布模型输出。

IBM此前宣布将在65nm ASIC方面推出低耗电及高速两种类型的产品。该公司表示已从2005年6月开始提供面向低耗电产品（Cu-65LP）、将从同年11月开始提供面向高速产品（Cu-65HP）的首件设计工具包。前者的亮点在于电压岛（Voltage Island）及多阈值电压数据库（MULTI Vt LIBRARY），而后者的亮点则是新版EinsTimer。

可将路径延迟时间作为正态分布模型输出就意味着由此可以获得成品率的预测信息。而此前在设计阶段基本上不清楚成品率是多少。设计者此前一般是根据芯片面积、性能及耗电等的预测数据来改进设计。而如果有成品率可供参考的话，便可选择采用何种设计，比如性能高而成品率低的设计以及性能平平但有望获得高成品率的设计。

IBM认为EDA在技术上已经达到可计算出成品率预测值的水平。不过，对于在实际的ASIC业务中究竟如何使用这一功能，目前“还在研究之中”（日本IBM）。比如，是向客户公开成品率信息，还是仅在IBM内部用于对芯片单价进行计算时的参考，有待进一步探讨的问题仍然很多。

标签：

来源:中电网 作者: 时间:2005/8/2 0:00:00