ESD 与闩锁效应
　　ESD 和相关的电压瞬变都会引起闩锁效应（latch-up），这是半导体器件的主要失效之一。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。CMOS 器件之所以因闩锁效应而特别容易损坏，乃是因为电感会在器件的寄生电容中累积。另外，氧化物材料中任何原子一级的缺陷都会降低氧化物层的介电强度，使器件很容易因静电电压而失效（见本文网页版的附文《ESD 闩锁效应的模型》）。
　　电子系统中常见的 ESD 问题是通信接口器件，如 RS-232 驱动器和接收器的失效。这些器件在 ESD 脉冲通过人们频繁插拔的电缆互联传播时，在电缆接触到未端接连接器的带电表面时，就会损坏。当这些 ESD 脉冲的频率超过 1 GHz 时，PC 电路板的印制线和小段电缆就会像天线一样，接收这些干扰信号。
　　图 1 示出了最近对一种频繁失效的 CMOS 数据收发器 IC 进行的 ESD 闩锁效应调查的结果：在某些情况下，IC 封装带电，并烧毁了下面的电路板。为了确定故障的原因，用一台记录仪器监视电源和 RS-232 收发器的输入端。记录的波形显示出在收发器器件的输入端和电源脚有短时的电压瞬变。当这些瞬变电压迫使寄生 PNPN 结构导通时，就发生闩锁效应。一旦寄生的 SCR 导通，SCR就是电源通过器件到地的一条低阻通路。在这样的条件下，通路中的电流很大，从而导致器件中因热过载而热耗散异常。过度的热过载会使塑封外壳升温并开裂。

　　从设计开始控制 ESD
　　防止由ESD 引起的失效的第一步是电路设计。要从ESD出发，选用适合于应用需求的器件。对采用不易受 ESD 损坏的元器件的电路进行恰当的设计，就可减少电路板和系统现场失效的发生率。例如，决不因其速度较快而选用某个器件，而要按所需的工作速度来挑选合适的器件。高速逻辑转换会产生高频电磁场，干扰电路板上的其它器件。高速器件使用不当，会因开关引起的有害辐射而添麻烦。
　　在实验室中按规格测试和验证合格的设备在实际现场条件下可能会出现问题。只有预计到现场可能出现的问题，才能按照在各种工作环境中正常工作这一要求来进行电路设计。这种情况对处理 ESD 问题特别适用，因为这样的问题可能会因现场搬运PC组件时不遵守注意事项而发生。为了解决ESD问题，在产品设计时采取预防 ESD 损坏的措施是必要的。即使某个器件具有内置的保护网络来防止 ESD 损坏，也应在为受损坏的应用场合采用外部元器件进行更高级别的防护。
　　一种众所周知的 ESD 能量抑制技术是在电路的关键部位使用瞬变抑制二极管。这样的器件基本上是快速响应的电压箝位器件。当 ESD 或其它因素产生一个过压瞬变脉冲时，瞬变抑制器就按照其额定值将电压箝位于一个安全电压值，以保护瞬变抑制器后面连接的器件。应根据器件能承受的预计瞬时功耗，仔细地选择瞬变抑制器的功率承受大小。

　　一种可在电路输入级使用的简单的ESD 瞬变抑制技术，就是将一个磁珠串在输入引线上，并在输入引线和地之间接一只容量很小的电容器。图 2 示出了磁珠的等效电路。输入端的 LC 电路起滤波器的作用，将 ESD 瞬变的能量分流入地。当使用瞬变抑制二极管保护任何输入端或输出端时，要使瞬变抑制器尽量靠近这些端子。很长的导线和电路板印制线都有寄生电感，当 ESD 瞬变脉冲进入电路时，寄生电感就会产生电压过冲与振铃问题。
　　你可使用 CMOS 布局技术来防止闩锁效应，因为CMOS布局技术可监控 ESD 瞬变会进入器件的各部位：器件的电源引脚、输入引脚和输出引脚。你应降低晶体管（PNP 和 NPN）的增益，并提高闩锁效应的阈值，方法是加大器件结构中 P 沟道 Tub 与 P 沟道漏极之间的间隔。在电源和 p-tub 上连接 p+ 和 n+ 保护环也可以降低晶体管增益，提高闩锁效应的阈值（图 3）。防止闩锁效应的其他工艺技术有：提高阱深度以减少寄生晶体管的增益;采用绝缘衬底（如蓝宝石硅）以降低 tub 和衬底中的电流，;在每个阱下面采用埋层或外延层（图 4）。