电磁串扰有许多危害，其中一种危害便是降低接收机灵敏度。随着人们要求以增加数据速率来获得更高的吞吐量，以减小模块尺寸来增加端口密度以及通过降低电源线路电压来减少功耗和电路中的串扰变得越来越具挑战性。
两个信道之间的串扰定义为：没有输入信号时信道A的输出除以由输入信号激励的信道B输出所得到的比值。以分贝表示的B至A串扰定义为：
对于隔离信道的理想情况是，该分贝值为负无穷大（参考文献1）。对于双向模块，信道A代表接收器预放输出，而信道B则表示发射驱动器的输出（图1）。
由于对传导与发射的发射机辐射的电磁敏感性，串扰可降低接收器灵敏度。高速电路大量使用对输入端噪声特别敏感的动态电路（参考文献2）。存在两种由串扰引起的错误，即短暂性错误与逻辑性错误。短暂性错误是指由串扰造成的时延偏差，而逻辑性错误则源自动态电路中不正确的估计（参考文献3）。本文主要讨论由串扰引起的逻辑性错误，设计者可使用接收信号误码率 (BER) 来量化逻辑性错误。
在采用双向传输的任何封闭回路中都无法避免串扰，但如果您遵循良好的射频设计规则，则可以极大地减少串扰噪声的危害。由于技术的进步允许采用更小及更快的电子器件，因此您必须将更多的精力放在串扰隔离的设计上，以便保持未来通信系统所要求的高电平信号完整性。
量化串扰
直接测量串扰是一件非常困难的事情。电路拓扑、阻抗电平、物理布局与IC技术等，都是影响串扰强度的关键因素。差分电路拓扑越来越普及，因为它具有较强的抗串扰性，且与参考接地（单端）电路相比具有更大的动态范围。但由于缺乏精确的差分测量能力，因此测量、模拟或预测两个复杂电路之间的串扰相当困难，甚至不可能。
一种解决这一难题的方法是使用PMVNA（纯模式矢量网络分析仪）直接进行测量，它可以按照混合模式散射参数来测量设备的差模与共模响应。即使在串扰超出电磁模拟器建模能力的情况下，精确地捕获混合模式S参数亦可实现对差分电路之间射频串扰的直接测量（参考文献4）。这种方法虽然很有效，但它需要昂贵的设备以及直接接通被测电路。
为了放大串扰的可视效应，您可以采用以下三种方法中的任何一种：关闭主（被监视的）信号、关闭串扰源或产生人工串扰（参考文献5）。您可以用一个较短的低电感连接将其驱动电路短路接地来关闭主信号。短路非常关键，因为如果让驱动电路保持开路会使互感引起的噪声消失。随着输出驱动电路的关闭，串扰应该能明显地显现出来。
您可以通过切断干扰线路或短路干扰源驱动电路来使串扰源不起作用;在上述任何一种情况下，您都必须切断电流汲取。随着主驱动电路的启动，您可以观察到启动前后的波形;在具有数学功能的数字示波器上，通过波形调整和减法运算可获得差分值。通过用已知上升时间的阶跃函数来取代干扰驱动电路，您就可以产生人工串扰;串扰与受影响的网络上产生的dV/dt成正比。这是一个向印制电路板安装组件之前应该采用的测试过程，以便您能隔离和确定串扰源。
另一种方法：BER测量
这些试验需要拆卸或部分破坏被测设备 (DUT) ，从而改变串扰产生的环境。尽管这些方法可提供确定串扰源的手段，但它们并不提供您希望知道的有关串扰的情况，即串扰引起的相对性能恶化。不过有比这更好的办法。利用几台通常可在一个配备良好的通信模块开发试验室中找到的设备，您就可通过测量真正有用的数据来间接地完成串扰测量，即由数据发送路径的串扰所造成的数据接收路径的灵敏度降低。
以下3个实际测量例子即代表了目前可用的高速通信模块的典型情况：一个2.5Gbps的光纤收发器、一个10Gbps的串行收发器芯片与一个10Gbps的光纤转发器。尽管这些例子并不能涵盖每一种应用，但它们可以作为您能方便地运用到其他模块上的测量方法的基础。
每个例子都采用类似方法。对于严格在电气域工作的模块来说，测试需要一个精密的参考时钟、一个串行线速测试图形发生器、一个电衰减器、一个可变相位延迟元件、一个时钟及数据恢复(CDR) 部件以及一个串行误码率测试器 (BERT)。在2.5Gbps及2.5Gbps以上的线速上，模块还可能包含光学器件。即要求有其他硬件：一个光发射器、光衰减器与光功率计。
要求多个制造商共同协作来保证互换性与互操作性的多源协定 (MSA) 规定了2.5Gbps光纤串行收发器的形式与功能。利用对线速及CDR少量的修改，其串扰性能恶化测量设置可用来测试此MSA协定所涵盖的155Mbps至4.25Gbps的收发器（图2）。您可以将可插拔的DUT插入测试板上的一个盒子中。在此例中，该设备光接收器的输入为一个由2.488Gbps测试图形发生器驱动的1310nm的激光发射器。
测试图形为一个伪随机二进制序列 (PRBS)，它有一个大小为231-
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10Gbps串行收发器IC
下一个例子是测量一个10Gbps双向串行收发器芯片的串扰恶化，该芯片在每个方向上均具有用于数据重定时的CDR功能（图4）。这种芯片可在串行线速率从9.95至11.1 Gbps的铜缆或光纤收发器--例如MSA兼容的XFP （10G比特小形状系数可插拔模块）模块中找到。这种器件的测试复杂性小于前面介绍的光纤收发器，因为在这种情况下的测试完全是在电气域进行。
一个可手动调节的电衰减图形信号发生器的输出，进入DUT的接收路径输入端就会产生串行PRBS数据流。差分输出一半馈送到一个执行CDR以驱动差错检测器的外部CDR部件。差分接收器路径输出的另一半通过一个手动延迟元件路由并返回发射器路径输入。带50Ω负载的发射器终端给发射器驱动电路加压，且发射器至接收器信号延迟从0至100皮秒变化--在10 Gbps速率上也就是1个UI（单位间隔）。
串扰恶化是指在0至100皮秒延迟扫描范围内接收信号的BER变化，使用输入衰减来使接收器保持在一种错误状态--大约10-6的BER或者每100万个比特中有一个错误。尽管该BER范围对于实际应用没有意义，但它提供一个能很好说明与相位有关的BER变化的图（图5）。该设备的BER在额定10-7 BER（或每1000万个比特中有一个错误）的情况下产生幅度大约为20的变动。您还可以通过最小BER（发射器转换对准接收器转换的时候）相对于最大BER（发射器转换位于接收器数据眼图的中央）的灵敏度差别来量化串扰。对于此例，灵敏度确定为BER为10-12（每1万亿个比特中有一个错误）时的输入电平。
这种情况下对应的灵敏度恶化在电压域中为1.2 dB（表2和图6）。在发射器被禁的时候，该器件测得的接收机输入灵敏度为13.5 mV差分值。在发送信号与接收信号之间的相位差处于最坏情况下（0.5单位间隔或50皮秒），灵敏度恶化至15.5 mV差分值。这种下降的灵敏度乍看起来无关紧要，但如果将该器件装配到光收发器中，则可能会对系统性能产生不利影响。光功率灵敏度恶化恰好是电压灵敏度恶化的一半，或者说为0.6 dB;光链路的功率预算将会按这个数量减少。当输入信号接近比较阈值时，如果主机模块包含这种情况，则另一种不利影响是信号丢失警告过早产生并人为脱扣。
10Gbps的光纤转发器
最后也是最复杂的一个例子是对一个300引脚的622-Mbps×16Gbps到10 Gbps的串行光纤转发器的串扰恶化的测量（图7）。尽管这些器件不是完全串行的，但它们包含通过光纤传输的一对串行发射器与接收器。发射器与接收器的光学引擎分别和一个16:1复用器与一个1:16解复用器配对。此设置类似于2.5Gbps收发器设置，但有一些明显的不同：线速为10 Gbps，电模块接口上的数据是按线速的1/16速度并行传输的，此外该设置还需要有用于数据恢复及重定时的参考时钟。
由速率为9.95328 Gbps（OC-192 SONET速率）的PRBS 231-1图形信号发生器产生的数据，驱动一个实验室标准1550-nm激光发射器。然后光数据进入一个带有校准电源抽头的光衰减器，该抽头用于监视送到被测转发器的输入电平。转发器的接收路径采用一个参考时钟来执行CDR;然后它将串行
数据解复用至16个并行信道。通过转发器评估板上的一对外部复用器/解复用器，并行数据由一个并行数据时钟以电的形式循环返回发射路径复用器。用于重新定时串行发送数据的发射器参考时钟，是为接收器路径恢复时钟的延迟拷贝。一个数据FIFO能使发射器并行时钟与串行时钟不相同。然后您可以手动调整串行发送数据至串行接收数据的相位关系，以便测量串扰。BERT直接由接收器路径中的一个外部16:1复用器驱动，从而当接收器遭受发射器的串扰时，您就能独立于发射器路径来测量接收器的BER。
当串行发送数据延迟相对于串行接收数据从0至100皮秒变化时，所得BER也随之发生变化（图8）。在25°C及更高的70°C下进行测量，可得到相似的结果。在BER为10-4（或10kb 中有一个错误）的情况下，BER变化幅度为5左右。这种BER变化在光域中近似于0.3dB的灵敏度恶化。
参考文献
1. Rayas-Sanchez, JE, "A Frequency-Domain Approach to Interconnect Crosstalk Simulation and Minimization," Department of Electronics, Systems, and Informatics, ITESO University, Tlaquepaque, Jalisco, Mexico.
2. Vittal, A, LH Chen, M Marek-Sadowska, K Wang, and S Yang, "Crosstalk in VLSI Interconnections," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Volume 18, No. 12, pg 1817, December 1999.
3. Chou, H, and S Chiu, "Crosstalk Reduction and Tolerance in Deep Sub-Micron Interconnects," Department of Electrical and Computer Engineering, University of Wisconsin, Madison, WI.
4. Bockelman, DE and WR Eisenstadt, "Direct Measurement of Crosstalk Between Integrated Differential Circuits," IEEE Transactions on Microwave Theory and Techniques, Volume 48, No. 8, August 2000, pg 1410.
5. Johnson, H and M Graham, High-Speed Digital Design: A Handbook of Black Magic, Prentice Hall PTR: Upper Saddle River, NJ, 1993, pg 189.
