引言
---如今，片上系统（System-on-Chip，简称SOC）技术已成为当今超大规模集成电路的发展的趋势，也是21世纪集成电路技术的主流。SOC在为半导体产业发展带来前所未有的广阔市场和难得的发展机遇的同时，半导体技术的发展也给SOC的性能和集成度的发展提供了很大的空间，然而这些技术的发展是来之不易的：每种新技术的产生都带着跟这套新技术相关的问题和困难。设计者面临着很多技术挑战。

SOC主要的设计技术
---SOC目前还处于发展中的初级阶段，它主要以IP核复用技术、超深亚微米技术和软硬件协同设计技术为支撑，除此之外，还面临着低功耗设计、可测性设计技术等的挑战。
1．IP核的设计再利用
---IP核在SOC设计中非常重要，它包含两个方面的内容，首先是IP核的使用，其次是IP核的生成。IP核的使用绝不等同于集成电路设计中的单元库的使用，它所涉及的内容几乎覆盖了集成电路设计中的所有经典课题，包括测试、验证、模拟、低功耗等。IP核的生成也绝非是简单的设计抽取和整理，它所涉及的设计思路、时序要求、性能要求等均需要人们重新审视我们已经熟知的设计方法。
---设计再利用是建立在芯核（Core）基础上的。所谓IP核实际上就是一个经过验证的IC设计，从其实现的形式和应用层次上来看，IP芯核通常分为三种，一种称为硬核，具有和特定工艺相联系的物理版图，已被投片测试验证。可被新设计作为特定的功能模块直接调用。第二种是软核，以HDL的方式提交，其性能通过时序模拟进行验证。第三种是固核（FirmCore），是在软核的基础上开发的，是一种可综合的并带有布局规划的软核。
---建立在芯核基础上的片上系统设计，使设计方法从电路设计转向系统设计，设计重心将从今天的逻辑综合、门级布局布线、后模拟转向系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计。
2．低功耗设计
---片上系统因为有百万门以上的集成度和在数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装及可靠性方面都带来了问题，因此降低功耗的设计是片上系统设计的必然要求。设计中应从多方面着手降低芯片功耗。降低功耗的主要技术有降低工作电压、减少电容和开关频率、采用合理的单元结构、合理分配时钟等。
---软件的低功耗设计也是SOC设计的一个重要新课题，由于软件的运行要依赖于硬件系统。软件的无效运行将导致硬件的无效动作，从而引起功耗的无谓增加。虽然可以在硬件系统中根据需要设计必要的休眠装置并由软件加以控制以减少这些功耗，但是如果一个SOC需要片上操作系统（COS）时，就要平衡COS、应用程序和硬件三者之间对功耗的影响，其复杂度显然较之单纯地考虑硬件的功耗要高得多。
---软件功耗的概念一直是被人们忽略的问题，这方面的工作到目前为止尚未开展起来，因此它的研究获得突破性的进展还有很长的路要走。
3．可测性设计技术
---随着集成度的提高，测试在集成电路设计中所占的比重越来越大，芯片各部分的高复杂度对测试也产生了重大影响。
---对于片上系统来说，由于所需的测试矢量数量太多，另外，设计片上系统时大量复用IP模块，而这些预先设计好的IP模块会影响片上系统的测试，所以要求片上系统设计者较早的从宏观上进行验证和测试技术的考虑，并寻找能够使用较少测试矢量证明芯片正常工作的方法。
---芯片设计时可测性设计的任务是将测试装置和被测系统级电路通过DFT的测试线路连成一个统一的机构。可将各个芯核的接入路径和芯片总线相连，也可将需控制和需观察的测试点接在扫描链中，形成一个统一的可为测试装置控制的整体。
---面向SOC的可测性设计技术研究有两种途径：提高系统的可测性或降低系统的不可测性。由于两条途径的出发点不同，作法上也大相径庭。前人在高层次可测性综合研究中已经证明了寻找不可测的电路架构并避免其生成，对整个系统的可测性具有更大的贡献。而面向一个已有的电路系统进行可测性设计则要受到已有电路架构的约束，在很多情况下，要获得高的可测性就要付出昂贵的代价。
4．深亚微米的物理综合
---深亚微米集成电路设计方法的根本性突破是SOC设计方法学中最具挑战性的。
---深亚微米工艺提出的诸多挑战至今尚未得到彻底的解决，互连延迟主导系统性能的问题随着工艺技术的不断进步将变得越来越突出。到深亚微米，逻辑设计则必须结合物理特性才能精确给出时延、功耗、可布性、面积等，互连线变成时延和功耗的主要角色。在采用深亚微米集成电路技术的复杂芯片的设计过程中，最终有待考虑的一组问题包括：时序收敛、布图和布线，此外还要避开功耗和串扰等物理效应越来越严重的不利影响。必须将逻辑综合和布局布线更紧密地联系起来，用物理综合方法，使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。
5．软硬件协同设计技术
---软硬件协同设计是一个复杂的问题，这需要仔细的测量和设计判断。软硬件协同设计是硬件结构和在硬件上的软件执行的设计方法学。协同设计的目标是发展自定义多路处理器，它可能包括一个或多个CPU，还包括硬件、特定功能单元，除了自定义多路处理器之外，还有有效使用这个多路处理器的自定义软件。软硬件协同仿真在仿真系统中使用特殊工艺，包括CPU上的软件执行和硬导线逻辑。协同仿真是一个巨大的挑战，这是因为仿真的不同部分在不同速率下运行;高级模型必须被应用于软件以达到合理的仿真速度，同时更加细节化的仿真算法必须经常用于特定功能单元去给出所需的精度，以保证系统的正当操作。软硬件协同综合综合了硬件布局手段和在这个高级描述的硬件上执行的软件。协同综合的目标是综合满足性能（或其他）目的的一个执行，又使制造成本最低化;同时考虑允许更为强壮的折中设计的硬件和软件结构。

片上系统的技术挑战
1．技术趋势
---IBM是第一个在微处理器和ASIC工艺中在0.18μm技术节点用电阻更低的铜导线取代铝导线。这种更低的电阻已经使RC线路的延迟减小了30％。在0.13μm技术节点上，IBM首先引进了低电容率夹层介质材料。这些新材料减小了分布电容从而进一步使RC延迟减少了15％。IBM公司开辟的领导微处理器产品工业技术的发展将会应用于SOC技术。要求保持性能尺度的渐增的工艺复杂度很不幸的跟设计和SOC及其结构IP的再使用具有直接的冲突。
---使设计IP的工艺发展的可再用能力的影响最小化的最好办法，是在尽可能抽象的形式下获取这个设计。举个例子，重新映射一个像微处理器的IP块可能会非常困难，如果它仅仅作为一个GDSⅡ中的硬宏存在的话。如果替换这个微处理器设计被作为RTL而被获得的话，它能够被相对容易的重新映射到下一代使用逻辑综合的技术中。
2．互连性能的空缺
---即便是有上面提到的所有的工艺革命，保持器件和互连尺度步伐一致也将是极有可能不会实现的。互连性能上的发展已经滞后于器件性能的发展，这导致了互连性能的空缺。为了解互连性能空缺所带来的影响，考虑将互连分为本地和全局两种类型。本地互连在很小的区域内像在一个IP块内连接晶体管。全局互连用于芯片上跨越远距离的IP互连。随着器件密度的增加，本地互连的长度也能够减小。由于这个原因，本地互连趋向于相对完美的尺度。相比之下，全局互连的尺度就不那么好。随着芯片的大小大致保持不变，全局互连的相对延迟增加了。这个分歧的影响是意义深远的。一旦假设一个芯片上所有的IP都在一个单时钟循环上，现在就可能需要一个关键信号的多路时钟循环去横跨电路片而运行。
---为了说明多路循环全局互连的可能性，现在可能有必要在一个结构级上使用明确的流水线操作去调节互连延迟。在一个基于总线的SOC中，可能需要将单个的逻辑总线分成多个局部区域或将流水线操作相加成为总线形成规格。
---以后会证明值得去用本地均匀同步单元去组成SOC，这些单元的通信是通过使用异步信号来跨越远的片上距离的。最后，更为复杂的基于包的片上网络协议被证明对于大的未来的SOC全局通信来说是有用的。
3．功率损耗
---今天，SOC设计者所面临的功率控制问题有两种类型：有效功率和泄漏功率。这两种功率都以让人担忧的速率增加。有效功率是通过开关节点电容的充电和放电消耗的。功率的大小由下列方程给出。
---其中C是总的开关电容量，Vdd是电源电压，F是开关频率。由于硅技术规模的原因，对每一技术代来说每单元面积上的电容量和操作频率都增长30％。假设一个理想的规模，这些增加正好被Vdd相应减少的30％所抵消，并且每单位面积上的功率保持不变。不幸的是，操作频率以比硅工艺技术规模更快的速度增加。这导致了每一技术代的有效功率密度的增加。
---功耗的第二部分是泄漏功率，它由通过即便是断开时候也会发生的器件的电流泄漏引起。泄漏功率的增加归因于器件规模的一些方面的原因。随着硅工艺的发展，更小的几何结构成为可能，这要求包括更小的晶体管氧化物厚度的器件结构的完善，这种晶体管的低氧化物厚度反过来能提高晶体管的性能。从90nm技术代开始，通过器件的门的管道电流也将变成泄漏功率的不可忽略的一部分。
---两种类型功率的增加对在芯片封装面积、系统冷却技术、功率供给设计和测试等方面的系统成本存在很大的影响。
4．SOC的功率预测和最优化
---低功率设计的最重要的方面是在确立一个设计之前对其功耗的精确预测的需要。功率预测的难点植根于具有使功率呈现这一问题的相同的复杂度。对一个很小的电路来说，它有可能去使用详细的电路仿真去计算所有可能的操作状态下的有效功率和泄漏功率。但是，在一个拥有数千万甚至上亿的开关元件的大型SOC上，仿真甚至一个单个的操作状态都很困难，就更别说去仿真芯片上所有元件的非常大数目的可能的操作状态了。结果，研究员想出了许多的静态分析方法，这些方法试图不借助于仿真去计算近似的开关功率。这些方法能将输入开关活动的统计估计跟静态的定时信息结合起来，去将更好的限度置于被估计的开关活动上以提高精度。即便这样，这些方法仍然非常不精确，它与硬件上的功率测量的相关性的偏差经常高达30％。
---尽管存在这些难点，在设计的最早的相位中将好的限度置于功率上以允许结构的折中，做出正确的封装选择和了解系统致冷需求等都变得越来越重要。提高这些早期的功率预测的质量是目前工业中需要认真研究的领域。
---一旦SOC功率能够被准确地预测，就有可能将大量技术、电路和结构技术应用于有效功率和泄漏功率的最优化。一些这种最有效的技术包括时钟门、电压规模、多门限逻辑和电压岛的使用。
5．信号完整性
---在超深亚微米IC设计技术的研究中，除了要克服由于连线延迟引起的设计迭代之外，设计人员还要克服由于特征尺寸缩小后信号延迟变小、工作频率提高带来的所谓信号完整性的问题。
---在芯片内部工作频率提高的同时，由于集成度的大幅度上升，单个芯片中的连线长度也随之大幅度升高。单个芯片中的连线总长将达十几到几十千米，其中不乏有些连线的长度将达到十几米到几十米。根据物理学的基本定律，频率与波长成反比。当芯片的内部工作时钟达到几吉赫的时候，相应的波长只有若干米。再考率到电磁场的有关理论，可以知道当连线长度达到波长的几倍时，连线将成为向外界发射电磁波的天线，同样，这些连线也会成为接收电磁波的天线。考虑到IC芯片内部连线密布，在很高的工作频率下，信号的干扰将成为一个不容忽视的问题，信号的完整性将成为设计者面对的另外一个严重的挑战。所以传统的基于布尔代数的数字IC设计理论必须要从简单的面向逻辑，转向吸引其他相关领域的理论，形成新的理论体系。

总结
---片上系统设计除了上述一些技术挑战之外，还存在其他一些重要的问题，诸如I/O器件、混合信号设计、存储器系统和CPU的选择等。上述的这些挑战是长期存在而且难以克服的，影响着当前和未来SOC的设计、制造能力和最终的全面提供能力。我们不能很肯定地说现存的每一个问题将在何时被怎样解决，但是可以肯定的是推动SOC发展的革新将会继续探询这些棘手的问题的解决办法。

参考文献
1 Grant Martin & Henry Chang. Wining the SoC Revolution: Experiences in Real Design. Kluwer Academic Publishers.2003
2 Wayne Wolf. 现代VLSI电路设计. 北京：科学出版社. 2002
3 高明伦，张溯等. SOC设计的过程模型的研究. 微电子学与计算机. 2004年，第21卷，第2期